評(píng)估低抖動(dòng)PLL時(shí)鐘發(fā)生器的電源噪聲抑制性能 2011-05-17 13:26:51來(lái)源:互聯(lián)網(wǎng)

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本文介紹了電源噪聲對(duì)基于PLL的時(shí)鐘發(fā)生器的干擾，并討論了幾種用于評(píng)估確定性抖動(dòng)(DJ)的技術(shù)方案。推導(dǎo)出的關(guān)系式提供了利用頻域雜散分量評(píng)估時(shí)鐘抖動(dòng)性能的方法。利用實(shí)驗(yàn)室測(cè)量結(jié)果對(duì)不同的測(cè)量技術(shù)進(jìn)行比較，并闡述了如何可靠地評(píng)估參考時(shí)鐘發(fā)生器的電源噪聲抑制(PSNR)性能。
基于PLL的時(shí)鐘發(fā)生器被廣泛用于網(wǎng)絡(luò)設(shè)備，用來(lái)產(chǎn)生高精度、低抖動(dòng)參考時(shí)鐘或保持網(wǎng)絡(luò)同步工作。大多數(shù)時(shí)鐘振蕩器給出了在理想的、沒(méi)有噪聲的電源供電時(shí)所表現(xiàn)的抖動(dòng)或相位噪聲指標(biāo)。而實(shí)際系統(tǒng)環(huán)境中，開(kāi)關(guān)電源或嘈雜的數(shù)字ASIC會(huì)對(duì)電源產(chǎn)生干擾。為了達(dá)到系統(tǒng)設(shè)計(jì)的最佳性能，了解這類(lèi)干擾的影響至關(guān)重要。
首先，我們需要先了解基于PLL的時(shí)鐘發(fā)生器的電源噪聲抑制(PSNR)特性。隨后將解釋如何從頻域測(cè)量中提取時(shí)鐘抖動(dòng)信息。這些技術(shù)將隨后用于實(shí)驗(yàn)室測(cè)量，并通過(guò)實(shí)驗(yàn)室測(cè)試結(jié)果比較幾種不同的測(cè)量方法。最后，我們將歸納出首選方案的優(yōu)點(diǎn)。

PLL時(shí)鐘發(fā)生器的PSNR特性

典型的PLL時(shí)鐘發(fā)生器如圖1所示。由于不同類(lèi)型的邏輯接口其輸出驅(qū)動(dòng)器的PSNR性能會(huì)有很大差異，下面的分析將主要集中在電源噪聲對(duì)PLL本身的影響。

圖1. PLL時(shí)鐘發(fā)生器的典型拓?fù)?br/>圖2給出了PLL的相位模型。模型假設(shè)電源噪聲VN注入到PLL/VCO，M和N分?jǐn)?shù)比都設(shè)為1。
圖2. PLL的相位模型
VN(s)至ΦO(s)的PLL閉環(huán)傳輸函數(shù)為：
對(duì)于典型的2階PLL：