基于CPCI的嵌入式單板計算機電源的設計方案 2011-04-08 10:14:00來源:互聯網

嵌入式運行速度高，系統(tǒng)較復雜，常常集成超大規(guī)模FPGA器件、DSP器件、DDR存儲器以及各種接口電路。這對電源的輸出電壓值、功耗、電壓精度、上電順序以及電源完整性提出更高的要求。

這里介紹一種基于CPCI的嵌入式單板計算機電源的設計方案。該設計主要應用于航空設備和軍用車載設備。

2、系統(tǒng)電源需求分析與器件造型

圖1為系統(tǒng)整體結構框圖。該系統(tǒng)由CPU和與其相連的DDR儲存器、PCI接口、時鐘、電源、EBC總線以及外部接口電路組成。CPU采用AMCC公司的PowerPC 440EPx。


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2．1 系統(tǒng)電源需求

該系統(tǒng)電源較復雜，有多達8種不同的電源電壓值，其中5 V和3．3 V由CPCI機箱提供。5 V供給DC／DC器件降壓以產生其他電源電壓，同時給1553總線的變壓器供電。3．3 V是系統(tǒng)主電源，包括USB PHY、時鐘器件、FPGA和CPU以及PCI橋器件(PLX6466)的I／O部分等。其他電源電壓都是由5V或3．3 V經電源器件降壓得到。

表1、2分別為CPU和PCI橋器件的功耗需求，CPU器件對上電順序沒有要求。其中VDD 1．5 V是PPC440EPx的內核電壓，SOVDD是CPU的DDR2接口電源；1．8 V為PCI橋的內核電壓，VDDIO是PCI橋的接口電源。


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該系統(tǒng)采用DDR2作為內存，使用4片Micron公司的MT47H64M16，容量為512 MB。每片DDR2器件的內核、接口和DLL的電源電壓都是1．8 V，最大電流為440 mA。另外需特別注意DDR2的VREF以及地址和控制信號的端口接電壓VTT，其電壓值都是0．9 V。其中，VREF對容差的要求非常嚴格(小于2％)，不過其對電流的要求較小。而對VTT不僅有嚴格的容差要求，而且還要求其能在瞬間輸出或吸收很大的電流。同時，VREF岍要隨著VDD的變化而變化，VTT也要跟蹤VREF的變化。通常的LDO難以完成這樣的工作，必須采用專用的DDR端接電源器件。

該系統(tǒng)使用Spartan3型FPGA器件XC3S200實現1553收發(fā)器以及一些接口電路的設計。該器件使用3個電壓內核電壓VCCINT(1．2 V)，輔助電壓VCCAUX(2．5 V)以及接口電壓VCCO(3．3 V)。FPGA內部有上電復位電路，只有當這3個電源信號都達到各自門限電壓，才釋放該復位信號。因此，對這3個電源信號的上電順序沒有要求。不過，如果 VCCINT先于VCCAUX上電，則會在上電時額外增加幾百毫安的瞬時電流。估計FPGA器件功耗可采用基于電子數據表的工具XPower　 Estimator(XPE)或在ISE下直接調用XPower。系統(tǒng)利用XPower軟件估計出該設計功耗需求：VCCINT為50 mA，VCCAUX為10 mA。系統(tǒng)使用兩片88E1111作為千兆以太網的PHY器件，該器件以2．5 V為砌電壓(410 mA)，1．0 V為內核電壓(250 mA)。除上述集成電路外，系統(tǒng)還有諸如串行接口、USB接口、時鐘等電路，但功耗都較低。從分析可知：1．5 V和1．8 V需要使用大功率的電源器件，DDR2的電源需要專用的電源器件，其他電壓的功率要求較小。

2．2 電源器件選型

電源器件主要分為線性穩(wěn)壓器和DC／DC轉換器兩大類型。LDO屬于線性穩(wěn)壓器主要應用于輸人和輸出壓差較小的場合，其特點是：成本低、噪音低、靜態(tài)電流小、需外接元件少，但其轉換效率不是很高，