【“ZiDongHua 自動化網(wǎng)”科技觀察： EDA/IP與IC設(shè)計(jì)論壇】

隨著集成電路產(chǎn)業(yè)的加速發(fā)展，IC設(shè)計(jì)成為其中最熱門的賽道之一。不僅是社會數(shù)字化轉(zhuǎn)型推動通用計(jì)算市場快速發(fā)展；計(jì)算機(jī)視覺、AI等諸多細(xì)分領(lǐng)域也顯得熱鬧異常；更多非傳統(tǒng)集成電路行業(yè)的玩家也開始參與芯片設(shè)計(jì)。EDA/IP與IC設(shè)計(jì)論壇，旨在為參與IC設(shè)計(jì)環(huán)節(jié)的諸多企業(yè)——包括提供EDA工具、IP解決方案等組成部分的市場參與者——提供溝通與交流的平臺，探討IC設(shè)計(jì)市場與技術(shù)趨勢。

2022國際集成電路展覽會暨研討會 EDA/IP與IC設(shè)計(jì)論壇成功舉辦

8月16日，由電子工程領(lǐng)域全球領(lǐng)先的技術(shù)媒體機(jī)構(gòu)AspenCore主辦的2022國際集成電路展覽會暨研討會 (IIC)同期的EDA/IP與IC設(shè)計(jì)論壇上，邀請到了IC設(shè)計(jì)環(huán)節(jié)的諸多企業(yè)，包括提供EDA工具、IP解決方案等組成部分的市場參與者，深度探討了IC設(shè)計(jì)市場與技術(shù)趨勢。

在邁向先進(jìn)制程的進(jìn)程中，硬件功能的擴(kuò)展不斷地受到挑戰(zhàn)，使得超大規(guī)模計(jì)算中心和人工智能(AI)設(shè)計(jì)對運(yùn)算效能和數(shù)據(jù)傳輸?shù)囊蟛粩嗟靥岣?。先進(jìn)系統(tǒng)單晶片(SoC)在尺寸上已經(jīng)到了光罩的極限，因此需要找到創(chuàng)新的解決方案來延續(xù)摩爾定律，并且降低功耗、提高效能。在同一封裝中將晶片做 3D 立體堆疊，和使用硅中介層的多小晶片系統(tǒng) 2.5D 封裝，已經(jīng)成為新的解決方案。當(dāng)然，這兩種方式也面臨著各自的挑戰(zhàn)。

                    論壇活動嘉賓

Cadence公司數(shù)字系統(tǒng)設(shè)計(jì)部門產(chǎn)品驗(yàn)證群總監(jiān)，半導(dǎo)體物理和器件專家李玉童以“飛越摩爾 新維度創(chuàng)造無限可能”為主題發(fā)表演講

李玉童在演講中介紹，Integrity 3D-IC 將以日和周為單位的手動繞線加速到秒級和分鐘級，輕松滿足性能、信號電源完整性與設(shè)計(jì)迭代的多重要求，為高帶寬高數(shù)據(jù)吞吐量的機(jī)器學(xué)習(xí)、超算、高性能移動設(shè)備、端計(jì)算等應(yīng)用提供最佳設(shè)計(jì)支持。

芯和半導(dǎo)體技術(shù)支持總監(jiān)，博士，教授級高工蘇周祥先生對“3DIC先進(jìn)封裝的發(fā)展趨勢和對EDA的挑戰(zhàn)”進(jìn)行了分享

異構(gòu)集成的2.5D/3D芯片先進(jìn)封裝技術(shù)是后摩爾時代的關(guān)鍵技術(shù)，在5G、數(shù)據(jù)中心、高性能計(jì)算和AI等領(lǐng)域發(fā)揮了重要作用。2.5D/3D芯片先進(jìn)封裝技術(shù)對EDA，尤其是EM（電磁）仿真技術(shù)求解上帶來了巨大的挑戰(zhàn)。據(jù)蘇周祥介紹，芯和半導(dǎo)體的“3DIC先進(jìn)封裝設(shè)計(jì)分析全流程”EDA平臺，是業(yè)界首個用于3DIC多芯片系統(tǒng)設(shè)計(jì)分析的統(tǒng)一平臺，為用戶構(gòu)建了一個完全集成、性能卓著且易于使用的環(huán)境，提供了從開發(fā)、設(shè)計(jì)、驗(yàn)證、信號完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案，全面支持2.5D Interposer, 3DIC和Chiplet設(shè)計(jì)。

燦芯半導(dǎo)體IP項(xiàng)目總監(jiān)饒青女士分享“燦芯半導(dǎo)體打造國產(chǎn)先進(jìn)工藝的一站式IP與SoC設(shè)計(jì)服務(wù)平臺”

燦芯半導(dǎo)體基于中芯國際工藝研發(fā)了公司自主品牌的“YOU”系列IP和YouSiP（Silicon-Platform）解決方案，經(jīng)過完整的流片測試驗(yàn)證，可廣泛應(yīng)用于5G、AI、高性能計(jì)算、云端及邊緣計(jì)算、網(wǎng)絡(luò)、物聯(lián)網(wǎng)、工業(yè)互聯(lián)網(wǎng)及消費(fèi)類電子等領(lǐng)域。其中YouSiP方案可以為系統(tǒng)公司、無廠半導(dǎo)體公司提供原型設(shè)計(jì)參考，從而快速贏得市場。

燦芯作為半導(dǎo)體設(shè)計(jì)服務(wù)領(lǐng)域的領(lǐng)先企業(yè)，在當(dāng)前中國集成電路產(chǎn)業(yè)迅猛發(fā)展的重大機(jī)遇期，芯片設(shè)計(jì)服務(wù)企業(yè)是連接集成電路產(chǎn)業(yè)鏈上下游的重要紐帶，對于實(shí)現(xiàn)芯片國產(chǎn)化、強(qiáng)化產(chǎn)業(yè)鏈生態(tài)具有重要作用。

上海國微思爾芯技術(shù)股份有限公司產(chǎn)品經(jīng)理梁琪女士，分享“結(jié)合系統(tǒng)建模、架構(gòu)設(shè)計(jì)與原型驗(yàn)證，快速且準(zhǔn)確定義 SoC 規(guī)格”

一塊芯片從設(shè)計(jì)到上市，其中的環(huán)節(jié)一環(huán)扣一環(huán)，面臨的挑戰(zhàn)也是一關(guān)接一關(guān)。梁琪女士指出，芯片流片失敗的主要原因中，邏輯或功能的錯誤占據(jù)了近50%的比例，其中包含了設(shè)計(jì)失誤、規(guī)格變化、規(guī)格不正確或不完整、內(nèi)部服用模塊活I(lǐng)P有缺陷以及外部IP或者測試平臺有缺陷等原因，因此芯片驗(yàn)證領(lǐng)域的突破對國產(chǎn)IC研發(fā)至關(guān)重要。

針對芯片設(shè)計(jì)師的快速建模難題，國微思爾芯帶來了 1+1＞2 的高效解決方案：

借助芯神匠快速虛擬開發(fā)技術(shù)，改變傳統(tǒng)建模方法來加速概念工程，將依附經(jīng)驗(yàn)積累的規(guī)約轉(zhuǎn)變?yōu)閷?shí)際可展示、可運(yùn)行、可仿真的模型架構(gòu)。保證了產(chǎn)品從需求分析到設(shè)計(jì)實(shí)現(xiàn)的連貫性，有效縮減總體項(xiàng)目開發(fā)時間，并為后續(xù)系統(tǒng)方案的擴(kuò)展升級或新方案設(shè)計(jì)提供科學(xué)的、可重用的參考依據(jù)。

而芯神瞳則縮短設(shè)計(jì)映射到FPGA的時間以最靈活與可擴(kuò)展的架構(gòu)體系，以滿足不同設(shè)計(jì)容量、應(yīng)用程序和設(shè)計(jì)階段的需求。透過異構(gòu)驗(yàn)證方法學(xué)混合仿真來覆蓋多種驗(yàn)證場景，縮短芯片驗(yàn)證周期，加速客服軟件開發(fā)。

杭州行芯科技有限公司董事長兼總經(jīng)理賀青先生，分享“行芯Signoff工具鏈加速先進(jìn)工藝設(shè)計(jì)收斂”

賀青博士指出，后摩爾時代芯片技術(shù)路徑演進(jìn)朝多維度、差異化、多元化方向發(fā)展，三維復(fù)雜結(jié)構(gòu)帶來工藝建模挑戰(zhàn)，芯片設(shè)計(jì)從2D進(jìn)入3D世界，晶體管微縮帶來大量的復(fù)雜工藝效應(yīng)挑戰(zhàn)，三維集成帶來多種工藝混合、電／電磁／熱／力等耦合、多維度海量數(shù)據(jù)交互的挑戰(zhàn)，電路規(guī)模持續(xù)增長提高了設(shè)計(jì)難度，EDA工具面臨挑戰(zhàn)，此外，功耗、性能以及成本的極致要求都面臨挑戰(zhàn)。行芯一站式Signoff平臺的三大創(chuàng)新點(diǎn)，通過底層架構(gòu)與算法創(chuàng)新，重構(gòu)先進(jìn)工藝建模流程，加速芯片設(shè)計(jì)簽核收斂。賀青博士介紹，行芯全芯片Signoff精度參數(shù)提取工具GloryEX已成功通過Samsung Foundry先進(jìn)工藝認(rèn)證，并成為Samsung全球19家EDA合作伙伴中最年輕的企業(yè)。

深圳鴻芯微納技術(shù)有限公司研發(fā)資深總監(jiān)邵云先生，以“芯之所至，皆有鴻芯 — 鴻芯微納領(lǐng)跑國產(chǎn)數(shù)字后端EDA工具解決方案”為主題發(fā)表演講

據(jù)邵云介紹，鴻芯微納依托國內(nèi)完整的產(chǎn)業(yè)生態(tài)，組建專業(yè)的研發(fā)和支持團(tuán)隊(duì)，建設(shè)具有競爭力的技術(shù)平臺，致力于完成數(shù)字EDA關(guān)鍵節(jié)點(diǎn)的技術(shù)部署，打造完整的國產(chǎn)數(shù)字EDA平臺，實(shí)現(xiàn)產(chǎn)業(yè)鏈關(guān)鍵節(jié)點(diǎn)的技術(shù)突破。鴻芯微2019年發(fā)布國內(nèi)第一款布局布線工具Aguda，其用于芯片設(shè)計(jì)中的布局布線，也是目前國內(nèi)唯一能夠提供完備的數(shù)字集成電路物理設(shè)計(jì)解決方案的國產(chǎn) EDA 工具，產(chǎn)品涵蓋從 Netlist-In 到 GDS-Out 完整的電子設(shè)計(jì)自動化流程，從布局、預(yù)布線、布局優(yōu)化、時鐘樹綜合、時鐘樹優(yōu)化、詳細(xì)布線、頂層集成的全部技術(shù)。

亞馬遜云科技資深解決方案架構(gòu)師李迎峰先生，分享“云創(chuàng)新智，加速半導(dǎo)體設(shè)計(jì)創(chuàng)新實(shí)踐分享”

在芯片設(shè)計(jì)的不同階段，算力需求也有極大差異，在補(bǔ)充服務(wù)器資源前，任務(wù)只能面臨“無盡的等待”。此外，半導(dǎo)體供應(yīng)鏈還面臨短缺、增加的多方ASIC／SoC開發(fā)、平衡功率和性能以及面積與成本、工程師短缺等方面的挑戰(zhàn)，李迎峰表示：部署在亞馬遜科技上的EDA正在幫助解決這些挑戰(zhàn)。

EDA上云可顯著降低設(shè)計(jì)流程的耗時，提高開發(fā)效率。EDA上云后，能夠?qū)⒉糠只蛘呷?nbsp;EDA 工具轉(zhuǎn)移至云上，設(shè)計(jì)公司各取所需，靈活獲取計(jì)算資源，達(dá)到規(guī)模經(jīng)濟(jì)性，借此亦可提升開發(fā)效率，減少芯片設(shè)計(jì)的時間成本。

史密斯英特康半導(dǎo)體測試事業(yè)部資深應(yīng)用工程經(jīng)理徐益先生，分享“DaVinci 測試插座精準(zhǔn)應(yīng)對56/112G SerDes PAM4 測試挑戰(zhàn)的解決方案”

各種連接設(shè)備和數(shù)據(jù)密集型的應(yīng)用持續(xù)推動對高性能和適應(yīng)性強(qiáng)的計(jì)算解決方案的需求的增長。手機(jī)、平板電腦和汽車信息娛樂系統(tǒng)等移動設(shè)備擁有有史以來最復(fù)雜的芯片級系統(tǒng)（SoC），而這些芯片級系統(tǒng)面臨著將多個處理部件如CPU、GPU、AI引擎、攝像頭處理器、內(nèi)存和5G調(diào)制解調(diào)器合組合到一個芯片中以節(jié)省空間，成本和功耗的挑戰(zhàn)。在盡可能小的芯片尺寸上增加更多功能的需求，導(dǎo)致集成電路的間距減少到500微米以下。同時，將系統(tǒng)關(guān)鍵部件集成在一塊芯片上，芯片性能的提高會引起引腳到引腳的噪音，或在測試中被稱為“串?dāng)_”。盡管測試工程師在封裝設(shè)計(jì)方面做了很大的努力，但芯片尺寸的縮小仍將不可避免的造成高速信號容易受到串?dāng)_的影響，導(dǎo)致出現(xiàn)虛假測試故障。

史密斯英特康旨在利用DaVinci 技術(shù)突破這一測試瓶頸。DaVinci Micro測試插座充分利用集成電路(IC)應(yīng)用的DaVinci同軸技術(shù)，做到350µm間距并提供理想的引腳到引腳隔離，減少測試過程中的串?dāng)_的影響，并大幅提高了芯片性能測試的準(zhǔn)確性。它的創(chuàng)新設(shè)計(jì)保護(hù)了小直徑的信號探針，確保產(chǎn)品可以部署并經(jīng)受住嚴(yán)苛測試環(huán)境的考驗(yàn)。

StarFive資深銷售總監(jiān)周杰先生以“開啟國產(chǎn)RISC-V產(chǎn)品及生態(tài)在高端應(yīng)用的時代”為主題發(fā)表演講

近年來，憑借開源開放的特點(diǎn)，RISC-V異軍突起吸引了全球眾多開發(fā)者參與其中，其軟件生態(tài)演進(jìn)十分迅速，與X86、ARM形成了三足鼎立之勢。周杰對國內(nèi)外高性能RISC-V IP及芯片的發(fā)展現(xiàn)狀進(jìn)行了分析，他認(rèn)為高性能CPU IP的三個基本要素應(yīng)包括SPECint2k6>7/Ghz；多發(fā)射、亂序執(zhí)行；10級流水以上的特性。

根據(jù)軟件開發(fā)和演進(jìn)的規(guī)律，賽昉科技將軟件生態(tài)體系建設(shè)分為了四個層面，工具鏈、操作系統(tǒng)與組件、開發(fā)框架及支撐環(huán)境和應(yīng)用軟件，并與合作伙伴一起，逐層遞進(jìn)推動RISC-V軟件生態(tài)的發(fā)展。周杰介紹賽昉科技提供從IP、芯片到硬件芯片平臺的全方位解決方案，包括昉·天樞、昉·驚鴻、昉·星光三大系列。

奎芯科技市場及戰(zhàn)略副總裁--唐睿先生，以“數(shù)據(jù)中心和車用芯片雙輪驅(qū)動IP產(chǎn)業(yè)騰飛”為主題發(fā)表演講

唐睿認(rèn)為芯片產(chǎn)業(yè)正在開啟第三次產(chǎn)業(yè)變革：

一是芯片設(shè)計(jì)企業(yè)明顯增多，系統(tǒng)應(yīng)用廠商、互聯(lián)網(wǎng)公司等也在進(jìn)入芯片設(shè)計(jì)領(lǐng)域所需的IP數(shù)明顯增多；

二是芯片應(yīng)用的需求多元化，異構(gòu)多die的計(jì)算架構(gòu)更符合時代發(fā)展趨勢；

三是產(chǎn)品迭代速度也遠(yuǎn)超以前，硬件創(chuàng)新速度需跟上軟件發(fā)展才能提供必要的算力加速。

做為互聯(lián)IP公司，奎芯科技自然成為Chiplet領(lǐng)域重要的玩家和不可或缺的一環(huán)。唐睿表示奎芯的不少IP都經(jīng)過了客戶的充分驗(yàn)證，做產(chǎn)品風(fēng)險較小。所以互聯(lián)IP公司成為Chiplet 標(biāo)準(zhǔn)件的供應(yīng)商乃至于一站式Chiplet解決方案平臺是水到渠成的事。

上海阿卡思微電子技術(shù)有限公司技術(shù)與市場副總裁王銳先生，為我們帶來議題：形式化方法在數(shù)字芯片EDA中的應(yīng)用

不同于其他EDA工具公司，阿卡思微電子專門針對前端設(shè)計(jì)環(huán)節(jié)推出了形式化驗(yàn)證EDA工具——AveMC和邏輯等價性檢查EDA工具——AveCEC。形式化驗(yàn)證方法正在越來越多地取代傳統(tǒng)仿真驗(yàn)證。其使用方法是用戶根據(jù)設(shè)計(jì)要求提供驗(yàn)證所需的屬性和約束，用數(shù)學(xué)歸納和推理的方法回答這些屬性是否正確。如果不正確，驗(yàn)證工具會自動生成可用于仿真的激勵鏈，以便于查錯。形式驗(yàn)證的數(shù)學(xué)嚴(yán)密性使它成為對安全可靠性要求極高的芯片設(shè)計(jì)的必備選擇，當(dāng)然也意味著驗(yàn)證工具的性能要十分可靠。

本場EDA/IP與IC設(shè)計(jì)論壇上，十二位演講嘉賓從EDA工具、3DIC先進(jìn)封裝、IP解決方案、原型驗(yàn)證、半導(dǎo)體測試解決方案等不同角度，闡述了各自企業(yè)及產(chǎn)品的技術(shù)創(chuàng)新以及技術(shù)支持，基本覆蓋到了芯片設(shè)計(jì)的各個流程環(huán)節(jié)。