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　　硬核回顧 | ISEDA 2024圓滿落幕，帶您解鎖合見(jiàn)工軟精彩亮點(diǎn)
　　
　　2024年5月10日-5月13日，年度國(guó)際學(xué)術(shù)大會(huì)2024 International Symposium of EDA（ISEDA 2024）在西安陜西賓館成功召開(kāi)。
 
　　
　　合見(jiàn)工軟受邀參與，攜數(shù)字芯片全流程EDA產(chǎn)品、系統(tǒng)級(jí)產(chǎn)品設(shè)計(jì)全流程解決方案、全國(guó)產(chǎn)IP解決方案亮相ISEDA 2024。合見(jiàn)工軟首席技術(shù)官賀培鑫博士受邀出席本次會(huì)議并發(fā)表重磅演講——《如何提高通過(guò)大語(yǔ)言模型生成Verilog RTL代碼的準(zhǔn)確性》、《芯粒探索器：通過(guò)自動(dòng)化的解決方案空間探索，優(yōu)化多芯粒集成芯片》，分享交流了EDA領(lǐng)域的前沿技術(shù)和合見(jiàn)工軟的最新研發(fā)成果。
　　
　　生成式AI：
　　
　　數(shù)字芯片驗(yàn)證的未來(lái)突破
　　
　　在當(dāng)今的生成式AI時(shí)代，大語(yǔ)言模型（LLM）也為EDA技術(shù)帶來(lái)了巨大機(jī)遇， 體現(xiàn)在芯片設(shè)計(jì)和驗(yàn)證過(guò)程中，通過(guò)AI技術(shù)加持，未來(lái)有望實(shí)現(xiàn)用更少的時(shí)間完成芯片設(shè)計(jì)和驗(yàn)證工作，從而大幅縮短芯片設(shè)計(jì)周期，加速產(chǎn)品上市。
　　
　　近期，OpenAI的ChatGPT、谷歌的Gemini和GitHub的Copilot，已經(jīng)展示了從自然語(yǔ)言描述或代碼框架中生成代碼的能力，這跨越了多種軟件編程語(yǔ)言，包括Python、JavaScript和C++。然而，在為IC設(shè)計(jì)生成Verilog RTL代碼時(shí)，這些大語(yǔ)言模型在語(yǔ)法和語(yǔ)義方面都面臨著高準(zhǔn)確性的挑戰(zhàn)。
　　
　　在5月11日的專題研討會(huì)《智能電路：利用人工智能實(shí)現(xiàn)高效的邏輯設(shè)計(jì)和驗(yàn)證》中，賀培鑫博士發(fā)表了演講《如何提高通過(guò)大語(yǔ)言模型生成Verilog RTL代碼的準(zhǔn)確性》。作為第一位演講嘉賓，賀培鑫提出通過(guò)LLM生成Verilog RTL代碼具有廣闊的發(fā)展前景，但面臨著諸多挑戰(zhàn)：開(kāi)源Verilog代碼的數(shù)量較少，如何更有效地訓(xùn)練EDA LLM？芯片成本很高，如何生成更準(zhǔn)確的RTL代碼、減少bug？EDA LLM如何應(yīng)對(duì)結(jié)果質(zhì)量QoR (Quality of Result) 評(píng)估的挑戰(zhàn)？IC設(shè)計(jì)基本都是大項(xiàng)目，因此Verilog RTL的小模塊非常多，如何處理這么多模塊？硬件工程師數(shù)量少于軟件工程師，EDA LLM工具的商業(yè)模式如何做？
　　
　
　　
　　賀培鑫介紹了一種改進(jìn)的LLM模型，能夠顯著提高生成Verilog RTL代碼的準(zhǔn)確性。該模型還能夠與軟件仿真器、調(diào)試器等工具集成，更好地幫助IC設(shè)計(jì)師調(diào)試軟件仿真結(jié)果，比如AI可以生成簡(jiǎn)單的或者通用的測(cè)試向量，用戶為了更好地驗(yàn)證功能可以對(duì)生成的測(cè)試向量進(jìn)行改進(jìn)，隨后AI會(huì)在對(duì)應(yīng)的階段自動(dòng)調(diào)用軟件仿真器、調(diào)試器。該模型也能夠與邏輯綜合工具集成，預(yù)測(cè)面積、時(shí)序等，比如AI可以建議為某個(gè)時(shí)鐘加上時(shí)鐘門控 (clock gating) 來(lái)降低功耗。該模型通過(guò)500多個(gè)Verilog RTL代碼生成和補(bǔ)全的測(cè)試用例進(jìn)行了準(zhǔn)確性的實(shí)驗(yàn)驗(yàn)證。
　　
　　合見(jiàn)工軟正在積極布局AI驅(qū)動(dòng)EDA工具的進(jìn)程中，該LLM引擎將與合見(jiàn)工軟的多款產(chǎn)品進(jìn)行結(jié)合，促進(jìn)下一代全新的EDA工具技術(shù)演進(jìn)。賀培鑫表示，對(duì)于EDA公司來(lái)說(shuō)，相信AI能夠大幅提升工作效率，但我們不應(yīng)該擔(dān)心被AI取代，而應(yīng)該擔(dān)心被會(huì)使用AI的人取代；對(duì)于芯片公司，也就是我們的客戶來(lái)說(shuō)，敏捷高效的公司應(yīng)該要充分利用AI。
　　
　　在專家研討環(huán)節(jié)，針對(duì)“大模型時(shí)代，數(shù)字電路設(shè)計(jì)與驗(yàn)證的挑戰(zhàn)與機(jī)遇”，賀培鑫表示在HPC、GPU、AUTO等應(yīng)用領(lǐng)域，都需要用到大算力芯片，而芯片驗(yàn)證是芯片設(shè)計(jì)過(guò)程中的關(guān)鍵環(huán)節(jié)，尤其在硬件仿真、原型驗(yàn)證階段，如何為大芯片做設(shè)計(jì)分割、加快驗(yàn)證時(shí)間等問(wèn)題越來(lái)越復(fù)雜，相信隨著AI在EDA領(lǐng)域的不斷發(fā)展，未來(lái)AI能夠協(xié)助IC設(shè)計(jì)工程師更高效地完成驗(yàn)證工作。當(dāng)然，目前的LLM還做不到直接設(shè)計(jì)一塊芯片，但我們可以把設(shè)計(jì)流程拆分成若干階段，嘗試將任務(wù)分解給AI來(lái)做。
　　
　　合見(jiàn)工軟在芯片級(jí)EDA領(lǐng)域已率先推出針對(duì)數(shù)字芯片驗(yàn)證的EDA全流程平臺(tái)工具，包括商用級(jí)、高性能的數(shù)字仿真器UniVista Simulator (UVS)，全場(chǎng)景驗(yàn)證硬件系統(tǒng)UniVista Unified Verification Hardware System (UVHS)等核心產(chǎn)品 。合見(jiàn)工軟也正在自研大數(shù)字芯片的核心IP，已實(shí)現(xiàn)Memory Interface、PCIe Gen5 和 RDMA/Ethernet等完整解決方案的全國(guó)產(chǎn)化。以上產(chǎn)品均涉及RTL代碼的編寫，給LLM帶來(lái)發(fā)揮空間?？梢灶A(yù)見(jiàn)，為IC設(shè)計(jì)定制化的大語(yǔ)言模型將成為EDA工具發(fā)展的趨勢(shì)。合見(jiàn)工軟將堅(jiān)持自主研發(fā)、開(kāi)拓創(chuàng)新，致力于提供世界一流水平的EDA產(chǎn)品。
　　
　　Chiplet異構(gòu)集成：
　　
　　催生Chiplet EDA設(shè)計(jì)平臺(tái)
　　
　　近年來(lái)，摩爾定律因?yàn)槌杀締?wèn)題正在放緩，但高性能計(jì)算HPC的性能依然能夠做到指數(shù)級(jí)增長(zhǎng)，這重點(diǎn)歸功于Chiplet技術(shù)的快速發(fā)展。根據(jù)market.us的數(shù)據(jù)分析，未來(lái)十年全球Chiplet市場(chǎng)的年復(fù)合增長(zhǎng)率將達(dá)到42.5%，預(yù)計(jì)2033年市場(chǎng)規(guī)模將達(dá)到1070億美金。當(dāng)前全球最先進(jìn)的芯片都在使用Chiplet異構(gòu)集成技術(shù)，如AMD MI300芯片使用了13個(gè)Chiplet，包括GPU、CPU、HBM3等。
　　
　　在5月12日的Technical Session 15《Chiplet and 3DlC Revolution & High-Level Synthesis Frontier》中，賀培鑫博士發(fā)表了演講《芯粒探索器：通過(guò)自動(dòng)化的解決方案空間探索，優(yōu)化多芯粒集成芯片》，提出Chiplet異構(gòu)集成技術(shù)的發(fā)展在系統(tǒng)層面，對(duì)延續(xù)摩爾定律至關(guān)重要。然而，Chiplet也面臨著如性能優(yōu)化、能效、信號(hào)和電源完整性、熱管理、可測(cè)性設(shè)計(jì)（DFT）等方面的挑戰(zhàn)，這些也是Chiplet EDA設(shè)計(jì)工具需要做到的功能。
 
　　
　　賀培鑫認(rèn)為，設(shè)計(jì)Chiplet異構(gòu)集成方案時(shí)，需要考慮四個(gè)關(guān)鍵維度。首先，該芯片需要用到多少個(gè)Chiplet？每個(gè)Chiplet中使用哪些邏輯功能模塊？完成功能定義后，要考慮每個(gè)Chiplet用什么工藝，成熟工藝還是先進(jìn)工藝？確認(rèn)工藝后，Chiplet之間用什么互連技術(shù)，如2D、2.5D、3D？用什么互連協(xié)議IP，如UCIe、HBM3？最后，如何在基板上布局Chiplet？
　　
　　賀培鑫介紹了一種Chiplet設(shè)計(jì)自動(dòng)化的創(chuàng)新方法，利用EDA工具和IP，幫助設(shè)計(jì)工程師在使用多個(gè)Chiplet異構(gòu)集成芯片時(shí)，自動(dòng)化生成Chiplet設(shè)計(jì)方案，更好地權(quán)衡PPA、制造工藝、成本等因素，從而發(fā)現(xiàn)利用多樣化Chiplet的更優(yōu)解決方案。該方法主要包括如下步驟：第一步，基于Chiplet參數(shù)、集成技術(shù)、IC的布局規(guī)劃、I/O布局、工藝設(shè)計(jì)套件PDK (Process Design Kit) 進(jìn)行布局，這是自動(dòng)化的IC級(jí)線長(zhǎng)和密度驅(qū)動(dòng)的布局。第二步，用戶選擇需要構(gòu)成Chiplet的模塊，以及相應(yīng)的PDK、集成方法。第三步，根據(jù)用戶的輸入，自動(dòng)計(jì)算Chiplet的尺寸和位置，插入互連IP，通過(guò)物理實(shí)現(xiàn)工具估測(cè)面積、擁塞、時(shí)序和功耗，根據(jù)仿真結(jié)果判斷是否返回第二步。第四步，進(jìn)行板級(jí)的布線、SI/PI仿真、熱仿真，根據(jù)仿真結(jié)果判斷是否返回第二步。
　　
　　合見(jiàn)工軟正在基于此方法研發(fā)Chiplet EDA設(shè)計(jì)平臺(tái)，全面布局Chiplet IP、芯片級(jí)設(shè)計(jì)、系統(tǒng)級(jí)封裝等工具，目前已實(shí)現(xiàn)全國(guó)產(chǎn) Chiplet接口 和 IO Die 完整解決方案，已發(fā)布面向Chiplet的先進(jìn)封裝協(xié)同設(shè)計(jì)Sign-Off檢查和優(yōu)化工具UniVista Integrator (UVI)。
　　
　　EDA多維演進(jìn)：
　　
　　共建AI+Chiplet新生態(tài)
　　
　　活動(dòng)期間，合見(jiàn)工軟展臺(tái)也全程陪伴，展示了合見(jiàn)工軟的EDA多維演進(jìn)戰(zhàn)略、全場(chǎng)景驗(yàn)證硬件布局，駕馭“AI+Chiplet”對(duì)EDA的新挑戰(zhàn)，吸引眾多觀眾，引發(fā)熱烈的學(xué)術(shù)探討與產(chǎn)業(yè)交流。
　　
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　　合見(jiàn)工軟現(xiàn)已推出多款自主自研的EDA與IP產(chǎn)品，產(chǎn)品覆蓋全場(chǎng)景數(shù)字驗(yàn)證硬件、虛擬原型驗(yàn)證平臺(tái)、功能仿真、驗(yàn)證管理及系統(tǒng)級(jí)原型驗(yàn)證、IP驗(yàn)證，及可測(cè)性設(shè)計(jì)DFT、電子系統(tǒng)板級(jí)和先進(jìn)封裝設(shè)計(jì)研發(fā)管理，高速接口IP等。多產(chǎn)品線并行研發(fā)，構(gòu)筑了“芯片-軟件-系統(tǒng)-應(yīng)用”的芯片與整機(jī)系統(tǒng)聯(lián)動(dòng)設(shè)計(jì)與產(chǎn)業(yè)生態(tài)，有力支撐中國(guó)芯片行業(yè)發(fā)展。產(chǎn)品面世以來(lái)，已經(jīng)在高性能計(jì)算、5G通信、GPU、人工智能、汽車電子等國(guó)內(nèi)頭部企業(yè)中成功部署應(yīng)用，全面展示了合見(jiàn)工軟公司產(chǎn)品強(qiáng)大的技術(shù)實(shí)力與研發(fā)能力。
　　
　　合見(jiàn)工軟的EDA與IP工具平臺(tái)包括：
　　
　　?商用級(jí)、高性能、全場(chǎng)景驗(yàn)證硬件系統(tǒng)UniVista Unified Verification Hardware System（簡(jiǎn)稱“UVHS”）
　　
　　?商用級(jí)虛擬原型設(shè)計(jì)與仿真工具套件UniVista V-Builder/vSpace
　　
　　?商用級(jí)、高效測(cè)試向量自動(dòng)生成工具UniVista Tespert ATPG
　　
　　?全新一代UniVista EDMPro電子系統(tǒng)研發(fā)管理平臺(tái)
　　
　　?首款自主知識(shí)產(chǎn)權(quán)的全國(guó)產(chǎn)PCIe Gen5完整解決方案UniVista PCIe Gen5 IP
　　
　　?數(shù)字仿真器/調(diào)試器UniVista Simulator/UniVista Debugger
　　
　　?原型驗(yàn)證系統(tǒng)UniVista Advanced Prototyping System
　　
　　?先進(jìn)封裝互連檢查工具UniVista Integrator
　　
　　?原理圖設(shè)計(jì)環(huán)境 UniVista Archer Schematic和PCB設(shè)計(jì)環(huán)境 UniVista Archer PCB
　　
　　ISEDA 2024圓滿落幕，
　　
　　合見(jiàn)工軟期待與您來(lái)年再會(huì)