【ZiDongHua 之設計自動化收錄關(guān)鍵詞：新思科技 半導體 人工智能】
　　
　　小芯片互聯(lián)邁出關(guān)鍵一步！UCIe IP成功實現(xiàn)跨廠商互操作
　　
　　本文轉(zhuǎn)自《半導體行業(yè)觀察》
　　
　　感謝《半導體行業(yè)觀察》對新思科技的關(guān)注
　　
　　人工智能、高性能計算、超大規(guī)模數(shù)據(jù)中心等領(lǐng)域，對芯片性能和功能提出了越來越高的要求。傳統(tǒng)芯片設計和制造模式已經(jīng)難以滿足這些需求。小芯片（Chiplet）和異構(gòu)集成的Multi-Die系統(tǒng)，為解決這些難題帶來了新的希望。
　　
　　通過在單個封裝中異構(gòu)集成多個芯片，Multi-Die系統(tǒng)能夠提供更優(yōu)異的處理能力和性能表現(xiàn)。一系列技術(shù)創(chuàng)新為Multi-Die系統(tǒng)的出現(xiàn)鋪平了道路，其中的關(guān)鍵之一是UCIe標準。UCIe于2022年3月推出，屬于Die-to-Die連接的實際標準，意在圍繞經(jīng)驗證的芯片（或稱為小芯片）建立更廣泛的生態(tài)系統(tǒng)。
　　
　　UCIe的創(chuàng)立初衷是簡化來自不同供應商、不同工藝技術(shù)的芯片之間的互操作性。那么，UCIe標準能夠?qū)崿F(xiàn)嗎？答案是肯定的。新思科技與英特爾已經(jīng)成功地使用UCIe標準實現(xiàn)了不同工藝、不同廠商IP之間的互操作。
　　
　　新思科技與英特爾UCIe互操作性測試取得重大突破
　　
　　2023年夏末，在英特爾On技術(shù)創(chuàng)新大會上，新思科技與英特爾攜手達成了一項里程碑式的成就：在通用芯?；ミB技術(shù)（UCIe）互操作性測試芯片演示中，雙方基于各自的UCIe PHY IP成功實現(xiàn)了穩(wěn)健的UCIe流量傳輸。
　　
　　此次成功的UCIe測試芯片演示是新思科技與英特爾長期合作的嶄新成果。為了展示芯片工作時的互操作性，英特爾找到了新思科技，新思科技是業(yè)內(nèi)率先提供可用UCIe IP的企業(yè)。期間，來自世界各地的多個團隊共同參與了此次測試。除了封裝設計外，團隊還進行了大量的流片前工作，例如使用新思科技VCS®功能驗證解決方案對每個測試芯片進行仿真，從而發(fā)現(xiàn)可能存在的問題。
　　
　　英特爾的測試芯片Pike Creek由基于Intel 3技術(shù)制造的英特爾UCIe IP小芯片組成。它與采用臺積電公司N3工藝制造的新思科技UCIe IP測試芯片形成組合。這一成功組合模仿了現(xiàn)實Multi-Die系統(tǒng)中可能發(fā)生的芯片混搭與匹配，證明了這種方法在商業(yè)上是可行的。
　　
　　新思科技與英特爾的這項合作成果具有重要意義，他們?yōu)閁CIe標準的推廣和應用提供了寶貴的經(jīng)驗。目前，雙方計劃將總結(jié)出的一些經(jīng)驗教訓與UCIe聯(lián)盟分享。UCIe聯(lián)盟負責監(jiān)督UCIe標準，并正在為該標準制定合規(guī)計劃。
　　
　　部分經(jīng)驗教訓包括：
　　
　　利用現(xiàn)有測試芯片進行評估：由于芯片制造耗時較長，并且驗證各方面是否按預期工作也需要投入大量的成本和時間，因此雙方找到一種使用現(xiàn)有測試芯片的方法是評估兼容性的理想之選。
　　
　　重視Multi-Die系統(tǒng)的整體規(guī)劃：設計Multi-Die系統(tǒng)需要全面的規(guī)劃，需要重復使用封裝或電路板設計時尤為如此。在電路板上提供盡可能多的靈活性，可為日后的使用提供更多選項。
　　
　　開放標準的重要性：類似UCIe這樣的開放標準為器件的互操作性提供了保障。當鏈路的兩端都由同一家公司管控時，自然不用擔心兩端能否兼容。但在接下來的幾年里，可能會有許多的公司不愿意兩頭兼顧，而是會選擇從市場上購買組件。
　　
　　IP混搭有了依據(jù)：小芯片有助于降低先進制程節(jié)點的制造成本，支持對設計進行分區(qū)以包含多個制程節(jié)點。如果沒有相應的標準，IP可用性就會受到限制，而根據(jù)IP可用性選擇制程節(jié)點的做法自然也就算不上最佳方法了。UCIe測試芯片互操作性演示為IP設計的混搭與匹配提供了切實的依據(jù)，并為開放式小芯片生態(tài)系統(tǒng)奠定了基礎。
　　
 
　　
　　UCIe IP：開啟 Multi-Die 系統(tǒng)可靠性與性能之門
　　
　　Multi-Die系統(tǒng)架構(gòu)的優(yōu)點之一是它可以由來自不同供應商、基于不同制程節(jié)點的芯片組成。這在控制成本乃至優(yōu)化功耗、性能和面積（PPA）方面都具有靈活性。UCIe是將不同元件組合在一起的關(guān)鍵要素，并使各個元件能夠相互通信，同時支持一系列先進封裝技術(shù)。UCIe聯(lián)盟將UCIe視為開放小芯片生態(tài)系統(tǒng)的一大推動因素。這樣的生態(tài)系統(tǒng)可能會引發(fā)新一輪的定制芯片創(chuàng)新浪潮，以滿足當下無處不在的AI、連接和云計算對性能的無限渴求。
　　
　　然而，即使符合UCIe標準的Multi-Die系統(tǒng)在開發(fā)、測試和制造過程中表現(xiàn)良好，開發(fā)者仍需確保實際系統(tǒng)中的Die-to-Die連接始終保持可靠。不僅需要保證Multi-Die系統(tǒng)在開發(fā)和制造階段表現(xiàn)良好，更需要在設計運行多年之后仍然可靠。UCIe IP正是在此發(fā)揮著重要作用。
　　
　　由于Multi-Die系統(tǒng)的復雜性，提高SoC中的質(zhì)量水平至關(guān)重要。要正確實現(xiàn)這一目標，需要使用高質(zhì)量的構(gòu)建模塊（芯片和IP）、仿真和驗證工具，以及持續(xù)的測試和現(xiàn)場監(jiān)控（包括修復），以便能夠主動解決任何問題。
　　
　　UCIe IP通常由以下三部分組成：控制器，用于在基于PCIe、CXS和串流協(xié)議等常見協(xié)議的芯片之間實現(xiàn)低延遲；PHY，用于實現(xiàn)封裝中的高性能和低功耗連接；驗證IP，用于加快驗證收斂。內(nèi)置的可測試性功能使開發(fā)者能夠在裸片測試階段找出有缺陷的裸片。
　　
　　為Multi-Die系統(tǒng)選擇UCIe標準IP的好處主要體現(xiàn)在：
　　
　　選擇符合UCIe標準的接口IP可實現(xiàn)芯片之間的無縫連接和互操作性，而不會影響整個系統(tǒng)。
　　
　　此外，除了針對已知良好芯片的可測試性功能外，IP還可以提供用于錯誤檢測的循環(huán)冗余校驗（CRC）或奇偶校驗，以及用于糾錯的重試功能。
　　
　　總而言之，UCIe IP對于確保Multi-Die系統(tǒng)的可靠性和性能至關(guān)重要。選擇合適的UCIe IP可以幫助開發(fā)者降低風險、加快上市時間并提高最終產(chǎn)品的質(zhì)量。
　　
　　總結(jié)
　　
　　隨著Multi-Die系統(tǒng)的應用日益廣泛，預計在接下來幾年將成為主流技術(shù)。面對Multi-Die這些高度互依的復雜設計，芯片開發(fā)者需要整個半導體生態(tài)系統(tǒng)的緊密協(xié)作才能最大化其潛能。英特爾與新思科技此次測試的成功，標志著UCIe技術(shù)邁出了關(guān)鍵一步，為未來Multi-Die系統(tǒng)芯片互連技術(shù)的發(fā)展奠定了堅實基礎。英特爾計劃繼續(xù)與新思科技合作，進一步開發(fā)UCIe解決方案。